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题名/责任者:

Verilog digital system design:register transfer level synthesis, testbench, and verificationVerilog/(美)Zainalabedin Navabi著 夏宇闻改编

版本说明:

影印版

出版发行项:

北京:电子工业出版社,2007

ISBN及定价:

978-7-121-05241-5/CNY35.00(含光盘1张)

载体形态项:

17,316页:图;24cm+1光盘

并列正题名:

数字系统设计:RTL综合、测试平台与验证

其它题名:

RTL综合、测试平台与验证

丛编项:

国外电子与通信教材系列

个人责任者:

(美) 纳瓦毕 Z. (Navabi, Zainalabedin) 著

个人次要责任者:

夏宇闻 改编

学科主题:

硬件描述语言-程序设计-教材

学科主题:

硬件描述语言

学科主题:

程序设计

非控制主题词:

VHDL语言

中图法分类号:

TP312VH

版本附注:

原书第2版

出版发行附注:

由电子工业出版社和美国麦格劳-希尔教育出版(亚洲)公司合作出版

载体形态附注:

附光盘：ISBN 978-7-89485-461-2

提要文摘附注:

本书主要讲述基于IEEE Std 1364-2001版本的Verilog硬件描述语言，着重讲述了使用Verilog进行数字系统的设计、验证及综合。根据数字集成电路设计的工程需求，本书重点关注了testbench的设计编写、验证和测试技术，深入讲述了基于Verilog HDL的开关级、门级、RTL级、行为级和系统级建模技术，从而使读者能尽快掌握硬件电路和系统的高效Verilog编程技术。

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